MBD手法により、高品質なH/Wを短TAT、低コストでワンストップ提供します。
企業間、組織間、部門間での仕様の受け渡しをする際、必要な精度や品質が設定されていない、あいまいな仕様では、確認のためのやり取りが多発し、時間を要するだけでなく、誤った解釈をしてしまうことがあります。
従来設計手法では、コーディング（実装）後に初めて動作確認を実施するため、仕様に起因する不具合があると手戻りが発生し、多大な工数が必要となります。
仕様受け渡し前に、モデルで動作確認することにより、仕様からあいまいさを排除でき、仕様確認のやり取りが不要になります。また、仕様の提示側と受領側で動作確認できるため、仕様の理解不足を解消できます。
基本設計時に定義した機能モデルを、詳細化後の実装モデルにて確認できます。また、詳細化時に発生した条件がシステムにどう影響するか確認できます。これにより、開発工程全般に渡り、等価性およびトレーサビリティを確保でき、早期に仕様を確定させることができます。
上流工程（基本・詳細設計）で、あらかじめモデルにより動作を確認して問題点を解消することで、下流工程（単体・結合テスト、システム評価）での手戻りをなくし、開発期間を短縮します。
また、自動コード生成・等価検証環境を利用することで実装と単体テストの人手が不要となります。
基本設計フェーズにおけるアーキテクチャ検討から、機能モデル作成、実装モデル作成、HDLコード生成以降のシステム評価まで、MBD手法を適用したトータルの設計フローをご提供します。
機能モデルはH/Wの機能を表現した有限精度の上位記述（M言語）で、システム検証、誤差見積り、実装モデルの検証に使用します。実装モデルは機能モデルと機能的に等価で時間の概念を含み、HDLを自動生成可能なSimulinkモデル（ブロック線図）です。
生成AIを活用して、高品質なサンプルコードの生成をアシスト
日立情報通信エンジニアリングは、
MathWorks Connections Program パートナーです。
当社のMBDノウハウを凝縮した論理設計、検証に最適なツールボックス（ツール・ライブラリ群）と、各種画像処理やインタフェース接続回路を動作検証済みのIPモデルとして提供することで、お客さまのスムーズなMBDへの移行を支援し、高品質な設計・検証環境をご提供します。
MBD手法を取り入れることにより、スムーズな情報伝達ができ、上流工程で問題を刈り取るため、下流工程からの手戻りを大幅に低減でき、トータルの開発期間を約30％短縮できます。（当社実績）
当社のノウハウをMATLAB/Simulinkを使った論理設計に最適なツール・ライブラリ群をご提供します。
本ツールボックスは、MATLABのアドオンとしてインストール可能です。
| No. | カテゴリ | 内容 | 効果 |
|---|---|---|---|
| 1 | モデル管理 | SimulinkProjectテンプレート | 本テンプレートを使用することで、プロジェクト作成と同時に必要なフォルダ構成およびカスタマイズ可能なスクリプト、ファイルに付加するための分類ラベルが用意されます。 |
| 2 | モデルパラメータ管理 | 分類ラベルと連携してプロジェクトの開始終了に合わせてモデルに必要なパラメータを自動的に展開・削除する環境を提供します。 | |
| 3 | HDL生成パラメータ管理 | モジュールが複数モデルに渡る場合でも一括してＨＤＬ生成パラメータを管理できる環境を提供します。 | |
| 4 | モデル作成 | ガイドライン | モデルの可読性が向上させるためのガイドラインを提供します。可読性の高いモデルの構築は保守性・再利用性が高いだけでなく、他者が理解しやすくレビュが適切に行われることで品質向上にも重要な要素となります。 |
| 5 | プリミティブブロック | 可読性を重視したブロックを提供します。 | |
| 6 | 業界標準バス接続 | AXI4・Avalonバスと接続するためのマスタ・スレーブインタフェースを提供します。 | |
| 7 | レジスタ・メモリ自動生成・管理 | エクセルシート（レジスタマップ）からインポート／エクスポートしてモデル内の制御レジスタを管理する環境を提供します。 | |
| 8 | マルチクロックドメイン対応 | 非同期設計に必要なブロックおよびモデル結合ツールを提供します。 | |
| 9 | モデル検証 | テストフレームワーク | テスト実行に必要な共通的な処理を内包したクラスを提供します。これを使用することによりテスト実行スクリプトおよびテスト結果確認スクリプトを簡潔に記述できるようになります。 |
| 10 | シナリオ実行モデル | レジスタアクセス、GPIO、割り込みを備えたCPU疑似モデルとモデルに与えるシナリオ構築クラスを提供します。 | |
| 11 | 画像ストリーム入出力モデル | 2次元の画像データをストリームに変換してDUTに出力したり、DUTから出力したストリームを2次元の画像データに戻すモデルを提供します。 | |
| 12 | AXI4・Avalon-MM対向モデル | バースト転送に対応するマスタおよびスレーブモデルを低レベルから高レベルなコマンドで制御できるクラスを合わせて提供します。 | |
| 13 | モデル等価検証 | 等価検証環境自動生成ツール | 等価検証に必要な論理シミュレータ起動やCo-Simulation設定スクリプトを自動生成します。 |
業界標準I/F（AXI4, Avalon）と接続可能な各種画像処理論理をIPモデルとしてご提供します。
OpenCV互換およびお客さま独自仕様の論理を設計してIPモデルとしてご提供することも可能です。
| No. | 項目 | 内容 | 主な内容 |
|---|---|---|---|
| 1 | 共通仕様 （画像処理） |
画素データ型 | boolean、uint8、uint16（画像入出力時にゲインおよびオフセット調整あり） |
| 2 | 最大画像サイズ | 1920x1080 | |
| 3 | カラーサンプリング | 4：4：4 | |
| 4 | 色空間 | 単色、2色、3色、4色（3色＋alpha） | |
| 5 | 内部演算周波数 | 200MHz | |
| 6 | 標準IP （フィルタ処理） |
平滑化（平均、ガウシアン） | フィルタサイズ：8x8、係数精度：sfix18_En12 |
| 7 | 二値化（単純平均） | 閾値画像入力あり | |
| 8 | 任意カーネル・フィルタ | フィルタサイズ：8x8、係数精度：sfix18_En12 | |
| 9 | モルフォロジ（膨張、収縮、オープニング、クロージング） | グレースケール対応 | |
| 10 | 標準IP （画像変換） |
色空間変換 | 3×3の行列演算＋オフセット加減算 |
| 11 | LUT | 最大色深度：10ビット | |
| 12 | 標準IP （幾何変換） |
拡大縮小（ニアレスト・ネイバー、バイリニア、バイキュービック、Lanczos） | サブピクセル位置分解能：8ビット |
| 13 | アフィン変換 | サブピクセル位置分解能：8ビット 最大変換距離：水平±3画素、垂直±3画素 |
|
| 14 | 標準IP （画像合成） |
アルファブレンド | 画像入力2系統、重み入力1系統、画像出力1系統、画像および重み入力を選択 |
| 15 | 二乗平均 | 画像入力2系統、画像出力1系統、合計8色から個別選択 | |
| 16 | 物体、特徴抽出 | テンプレートマッチング | 探索方式：SSD、探索範囲：5x5 |
| 17 | HOG特徴量抽出 | セルサイズ：10x10, 15x15, 20x20, 25x25, 30x30 ブロックサイズ：3×3 勾配方向分解能：20度（9方向） |
|
| 18 | オプションIP | ブロックマッチング | 探索方法、ブロックサイズ、探索範囲をご要望に合わせて検討し、実装します。 |
| 19 | バイラテラルフィルタ | サイズ：7×7 調整パラメータ：ガウシアンフィルタ係数、輝度差係数 その他：輝度差の算出精度は8ビット、ジョイントバイラテラルフィルタに対応 |
|
| 20 | オプションIP （OpenCV互換） |
ステレオブロックマッチング 関数名：StereoBM() |
ブロックマッチングアルゴリズムを利用してステレオ対応点探索を行います。 ご要望に合わせて検討し、実装します。 |
| 21 | セミグローバルブロックマッチング 関数名：StereoSGBM() |
セミグローバルブロックマッチングアルゴリズムを用いてステレオ対応点探索を行います。 ご要望に合わせて検討し、実装します。 |
|
| 22 | 歪補正 関数名：remap() |
画像に対して汎用的な幾何学変換を適用します。 ご要望に合わせて検討し、実装します。 |
|
| 23 | 3D座標変換 関数名：reprojectImageTo3D() |
3次元座標点を透視投影変換を用いて画像平面に射影することでシーンのビューを構成します。 ご要望に合わせて検討し、実装します。 |
|
| 24 | インタフェースIP | USB3.0コントローラ接続 | 接続先：Cypress社製USBコントローラ 内部バス：AXI4およびAvalon-MM内部バスにアクセスするためのPCアプリと併せて提供します。 |
| 25 | SDI | 対応レート：HD-SDI、3G-SDI、12G-SDI ご要望に合わせてカスタマイズして提供します。 |
|
| 26 | I2Cインタフェース | マスタおよびスレーブインタフェースをご要望に合わせてカスタマイズして提供します。 | |
| 27 | SPIインタフェース | 3・4線シリアルご要望に合わせてカスタマイズして実装します。 |
従来手法では制御モデルとプラントモデルを接続するH/W（アナログフロントエンド処理）にＣ言語などの疑似モデルを使用しており、システム全体でのモデル検証ができませんでした。
当社ソリューションではH/Wとして機能モデルをご提供し、システム全体でのモデル連携検証を可能とします。
サービス内容の一覧を次の表に示します。
| 設計工程 | 項目 | 内容 |
|---|---|---|
| 全体 | MBD移行支援 | MBD手法を適用したトータルの設計フローをご提供します |
| 基本設計 | アーキテクチャ検討 | お客さまの製品仕様に対応したアーキテクチャを検討し、ご提案します |
| モデル化支援 | 必要なツールボックスをご提供し、お客さまご自身でのH/W機能モデルの作成と検証をサポートします | |
| モデル作成・検証 | お客さまの製品仕様に対応した、H/W機能モデルを作成し、検証します | |
| モデル連携支援 | H/W機能モデルをご提供し、システム全体でのモデル連携検証をサポートします | |
| 詳細設計 | モデル化支援 | 必要なツールボックスとIPモデルをご提供し、お客さまご自身でのH/W実装モデルの作成と検証をサポートします |
| モデル作成・検証 | H/W機能モデルをリファレンスとしたH/W実装モデルを作成・検証します | |
| 実装 | HDLコード生成環境構築 | H/W実装モデルからHDLを自動生成するHDL Coderの実行環境を構築します |
| 単体テスト | 等価検証環境構築 | H/W実装モデルと自動生成したHDLの等価性を検証するCo-Simulationの実行環境を構築します |
| 結合テスト | システム統合 | 生成したHDLファイルをIP化し、FPGA実装ツールを使用したシステムの組み上げをサポートします |
| 結合評価 | 組み上げたシステム全体での検証環境を構築します | |
| システム評価 | 実機評価 | 実機評価をサポートします |
画像処理を主として機械学習、メカ制御、アナログ・デジタル混在開発でも適用実績があります。
| No. | 分野 | 開発概要 | お客さまからの インプット |
実施内容 | 導入効果 |
|---|---|---|---|---|---|
| 1 | 産業 |
対象：映像処理装置 FPGA：４種（Stratix V） |
要求仕様書 アルゴリズム （仕様書ベース） |
機能モデルと実機動作の等価性を検証 | 画像のバリエーション確認において、Simulationの代わりに実機を使用し、SIM実行時間を80%低減 |
| 2 | 産業 |
対象：画像検査装置 FPGA：６種 （Stratix V） |
要求仕様書 アルゴリズム （Cベース） |
システムモデルでI/Fおよびメモリ帯域見積もり | 設計初期段階で組み合わせ動作時の帯域検証を可能とし、設計戻り工数を20%低減 |
| 3 | 研究 |
対象：機械学習装置 FPGA：１種 （Cyclone IV） |
要求仕様書 アルゴリズム （Cベース） |
CPU処理の一部をH/W処理にポーティングして高速化 | 手書き文字の認識処理速度を20倍に向上 |
| 4 | 車載 |
対象：ステレオ画像処理装置 FPGA：１種（Stratix V） |
要求仕様書 | OpenCVをH/W化・アプリから単体呼び出し | OpenCV関数のHD動画（1080p@60fps相当）のリアルタイム処理を実現 |
| 5 | 医療 |
対象：メカ制御システム FPGA：１種（Cyclone IV） |
要求仕様書 制御モデル 機能モデル プラントモデル |
モデル連携支援（実装モデルをシステムモデルに組み込み） 固定小数点化 |
従来はデジタル部分を疑似モデル（連続モデル）でシステムモデル検証を実施していたが、実際の動作と等価な実装モデルに入れ替えることでシステムモデルでデジタル化（固定小数点化・離散化）の影響評価を実現 |
| 6 | 医療 |
対象：カメラ画像処理装置 FPGA：２種（Kintex7、Kintex UltraScale） |
アルゴリズム （仕様書ベース） |
像処理46、制御５モジュールをIPとして提供、機能モデルをシステムモデルで利用 | Xilinx社製VivadoのIP IntegratorのIPとして提供することでお客さま側での自由なシステム組み上げ・事前検討を実現 |
| 7 | 産業 | 対象：アナログ・デジタル混在IC |
要求仕様 機能モデル提供 |
アナログ・デジタル混在モデル検証、固定小数点化 | デジタル部の固定小数点化に対するアナログ部も含めたチップ全体への影響をIC製造前に見積ることが可能 |
| 8 | 車載 |
対象：ステレオ画像処理装置 FPGA：１種（MPSoC） |
変更仕様書 既存RTL |
既存RTLモジュールの改版を期にMBDへの移行を支援 | 既存RTLとの対比によりMBDの有効性を理解いただき、またお客さま側でのMBDによる継続開発を実現 |
| 9 | 産業 |
対象：産業機器向けFPGA （AXIバス接続IP） |
要求仕様書 | 当社IP（AXI接続レジスタ自動生成モデル）とAXIストリーム画像処理のサンプルモデルを提供し、MBDへの移行を支援 | MBDの具体例の提供により、お客さま側でのMBDを実現 |
無線通信関連で、以下適用実績があります。
| No. | 分野 | 開発概要 | お客さまからの インプット |
実施内容 | 導入効果 |
|---|---|---|---|---|---|
| 1 | 鉄道 |
対象：リアルタイムスペクトラム機器 FPGA：１種（Stratix Ⅳ） |
要求仕様書 | 信号処理アルゴリズム検証モデルによる実データ解析、アルゴリズム検証モデルと実装モデルの整合性の確認 | アルゴリズム正常性の検証スピードの向上と後工程へのスムーズな仕様展開 |
| 2 | 通信 |
対象：WiMAX2変調装置 （OFDM変調モデル） |
要求仕様イメージ、 通信規格 |
アルゴリズム検証モデルと実装モデルの設計と整合性の確認 | 基本設計段階でのモデルレビューの実施による手戻りの削減 |
| 3 | 研究 |
対象：TVWS OFDM変復調装置 FPGA：１種（Stratix Ⅳ） |
要求仕様書 | 信号処理アルゴリズム検証モデルによる実データ解析、アルゴリズム検証モデルと実装モデルの整合性の確認 | アルゴリズム正常性の検証スピードの向上と後工程へのスムーズな仕様展開 |
| 4 | 研究 |
対象：次世代向けストレージ装置 FPGA：４種（Virtex7） |
アルゴリズム （mファイル） |
お客さまアルゴリズムのH/W化 | mファイルでのやり取りによる仕様の認識の差異を削減 |
| 5 | 車載 |
対象：速度計用ドップラーレーダ装置 FPGA：１種（Cyclone V） |
アルゴリズム （mファイル） |
お客さまアルゴリズムのモデル化（H/W,S/W）、また実データによる解析支援 | mファイルでのやり取りによる仕様の認識の差異を削減、またアルゴリズム変更時の後工程までの設計時間を短縮 |
| 6 | 研究 |
対象：ソナー用通信処理 FPGA：１種（Artix7） |
アルゴリズム （mファイル） |
お客さまアルゴリズムのモデル化（H/W,S/W） | mファイルでのやり取りによる仕様の認識の差異を削減、またアルゴリズム変更時の後工程までの設計時間を短縮 |
| 7 | 研究 |
対象：IEEE802.11a Wi-FiライクOFDM変復調装置 FPGA：１種（Zynq UltraScale+） |
要求仕様書、 通信規格 |
アルゴリズム検証モデルと実装モデルの設計と整合性の確認 | 基本設計段階でのモデルレビューの実施による手戻りの削減 |
| 8 | 産業 |
対象：高精度時刻および位置情報同期システム FPGA：１種（Zynq7000） |
要求仕様書 | アルゴリズム検証モデルと実装モデルの設計と整合性の確認 | アルゴリズム正常性の検証スピードの向上と後工程へのスムーズな仕様展開 |
通信機器を使用する実環境において、VNAを用いて周波数特性を測定し、遅延プロファイル化を行ないます。
その結果を基にマルチパスモデルを作成し、実環境を等化した通信環境をシミュレータ上で構築することにより、通信方式の最適化シミュレーションが可能となります。
リーフレットをダウンロードできます。
